3次元積層 / アドバンスドパッケージング

マイクロチップの小型化と機能性の拡張が同時に求められる中、3次元パターンの重要性が高まっています。スマートフォンや携帯用コンピュータなどのモバイル端末装置の新世代が登場するたびに、従来の世代よりも機能性が拡張し、性能が向上していることが求められます。その一方で、電気部品や電子部品のために確保される設置スペースは非常に限られています。

アドバンスドパッケージングのソリューションとしては、半導体やMEMSを始めとする様々な要素の3次元積層があります。複数のチップを積層して1つのハウジング内に集積するこの技術では、シリコン貫通電極 (TSV、3Dスタッキング) によって上下のコンポーネント同士の通信が行われます。このメリットとしては、信号経路の短縮、消費電力の低下、高バンド幅、サブチップなどの異種コンポーネントの集積、小さい表面積、低コスト化が挙げられます。その一方で、薄ウエハハンドリングが製造工程での大きな課題となります。

現時点では、各チップの機能性と製造工程の歩留まりがまだ最適化の途中段階にあるという背景から、3次元積層の前段階として2.5次元積層と呼ばれる手法が注目を集めています。CMOSイメージセンサの分野では、3次元積層技術はすでに大量生産の工程に導入されています。

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